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数十年来，在摩尔定律的推动下，集成电路工艺取得了高速发展，单元面积上的晶体管数目不休加多。

SoC凭借集成度高、功耗低、本钱低等上风，已成为大限制集成电路系统遐想的主流标的，处罚了通讯、图像、筹算、花费电子等鸿沟的广博挑战性的穷苦。

跟着应用需求越来越丰富，SoC需要集成越来越多的不同应用的IP，片上多核系统MPSoC也依然成为例必的发展趋势。

以数字电视的SoC芯片为例，包含了运行操作系统和应用门径的CPU，处理音频编解码的DSP，处理图形有关任务的GPU，处理AI图像算法的NNA，以及一些视频编解码、后处理等专用模块，以及视频信号的调制解调器等，一个复杂的SoC系统上有各式功能模块IP。

在复杂的异构筹算生态系统中，摄取多个不同IP的复杂组合对片上通讯建议了更高的条目，同期片上劳动质地、仲裁和数据流优化的复杂性越来越高，传统的片上互连活动依然无法稳健期间的变化。

对此，片上网罗互连时刻（NoC）日益成为行业心境的焦点，旨在提供一种处罚芯片内不同IP或者不同中枢之间数据传输的片上通讯有筹备，成为贯穿多个处理单元和外设的重要。

为什么说NoC是

多核系统的最好互联机制？

片上网罗互连（Network-on-Chip，NoC）是集成电路上的一种基于网罗的通讯子系统，用于SoC中的模块之间，基于路由器的分组交换网罗，贯穿SoC各模块。

NoC时刻当作一种散播式、高度并行的通讯架构，通过网罗化的样式贯穿处理器中枢、内存和各式外设，大幅提高了数据传输效果和通讯带宽。其遐想不仅需要谈判高带宽、低延长，还需要兼顾功耗、面积和可靠性等多方面成分。

在先容NoC之前，咱们先来看一下片上互联时刻近些年来的发展历程，主要不错分为三个阶段：

分享总线（Bus）：传统的SoC片上通讯结构一般摄取分享总线的样式。在此结构中，悉数处理器和IP模块分享一条或多条总线。当有多个处理器同期看望一条总线时候需要有仲裁机制来决定总线的悉数权。

典型的AMBA总线系统

分享总线片上通讯系统结构一般比较节略，硬件代价也小，但带宽有限，况且带宽也没法跟着IP的增多而进行膨大。ARM公司在1996年建议的AMBA总线平凡应用于镶嵌式微处理器的片上总线，现已成为事实上的工业圭臬。

不错以为，Bus是最节略的互联，一般适用于十个以下互联开辟的小系统。

交叉开关矩阵（Crossbar）：传统的分享总线面对多个处理器同期看望不同IP的情况时，因为需要仲裁机制去决定总线悉数权，是以这种样式在此情况下就会变成一定瓶颈，导致看望的延时。对此，为了知足多处理同期看望的需求，并提高整个系统的带宽，一种新的处罚有筹备Crossbar滋长而生。

典型的单向8x8 Crossbar

Crossbar保证了多路通讯同期进行的及时性，只须不是看望归并个指标开辟，就不需要用到仲裁，大大减少了因为仲裁带来的瓶颈问题。但是跟着开辟数的加多，Crossbar的限制会以几何级数增长。是以频繁咱们通过桥接开辟去级联多个Crossbar来支执开辟的膨大。但是桥接开辟可能会成为系统的瓶颈，加多传输的延长。

相较于Bus合适小系统，Crossbar合适不太大的系统，一般用于几个到十几个connected nodes的系统。

能看到，传统分享总线和Crossbar架构各有上风。在履行应用中，业界频繁摄取Crossbar和分享总线相结合的样式，用桥接器将Crossbar网罗和分享总线网罗贯穿起来，形成一个典型的羼杂型拓扑结构。

关联词，尽管业界依然建议了许多校正的总线结构，但跟着过问MPSoC期间，总线结构在通讯性能、功耗、全局时钟同步、信号完整性以及信号可靠性等方面面对着巨大的挑战，这些复杂的校正型总线结构仍无法处罚片上多核间通讯所面对的问题。

因此，MPSoC上多核间的通讯问题依然成为制约系统性能提高的主要瓶颈。

为此，片上网罗时刻（NoC）应时而生，渐渐取代Bus和Crossbar，成为片上互连的行业圭臬。

典型的片上网罗NoC结构

如图所示，NoC结构中的R默示Router，悉数的Router不错是同步，但每个Router所贯穿的PE（Processing Element）与Router异步，自成一个时钟域。是以基于NoC的系统能更好地稳健在复杂多核SoC遐想中使用的全局异步局部同步时钟机制。

在NoC架构中，每一个模块齐贯穿到片启航由器，模块传输的数据则是形成了一个个数据包，通过路由器去投递数据包的指标模块，多个通讯流在这些链路上进行多路复用。

频繁，NoC由多段布线和路由器构成，这些布线和路由器的顶住旨在减少寄顺利应，从而幸免在整个SoC中更大的损结怨延长。这频繁摄取雷同城市布局的网格结构的体式。

在NoC中，路由节点之间通过局部互连线相贯穿，每一个路由节点通过网罗接口NI与一个腹地IP核相贯穿，源路由节点和主见路由节点之间的数据通讯需要经过多个跳步来竣事。因此，NoC时刻的出现使得片上系统SoC的遐想也将从以筹算为中心渐渐过渡到以通讯为中心。

NoC时刻不仅提供了高带宽、低延长、低功耗的通讯，还为复杂的SoC系统提供了可膨大性和活泼性，以及信号完整性和信号延长等方面的上风。

举座来看，NoC使得在芯片里面的异构筹算单元之间或者高效地传输数据，同期最大罢休地减少所需的资源，不仅不错匡助优化资源应用，还不错保执散播式筹算单元之间的数据一致性，关于复杂的遐想尤为重要。

NoC履行上即是提供一种处罚芯片内不同IP或者不同中枢之间数据传输的片上通讯有筹备，不错克服基于传统总线网罗和Crossbar的带宽瓶颈。通过摄取高效的里面通讯架构和活泼的互联样式，NoC不错凭借高性能、低功耗、可膨大性和可靠性等上风，为改日的东谈主工智能、物联网、自动驾驶、数据中心等新兴鸿沟的发展提供重要的复旧。

因此，NoC被视为现时多核系统的最好互联机制。

国产厂商，挤进NoC赛谈

大到巨头，小到初创企业，如今齐驱动把NoC当作重要时刻鼓吹，成为改日多核/众核处理器的中枢之一。

跟着2018年英特尔收购NoC IP供应商Netspeed；2019年Meta收购另一家NoC公司Sonics；2020年，Arteris当作大股东，在中国合资修复传智驿芯（Transchip），渐渐铺开中国业务。片上网罗时刻渐渐再次转头东谈主们的视线。

至此，天然市面还有SignatureIP、Truechip等玩家，但有筹备比较全的NoC IP公司基本惟有Arteris一家了。不外，Cadence、开芯院、赛昉科技等企业比年来也在接踵入局，取得了一定进展。

Arteris：NoC IP一家独大

Arteris是当先的系统IP提供商衡水绿岛影城，其NoC互连IP和SoC集成自动化时刻辛苦于于加速面前SoC芯片的开发。

Arteris片上网罗互联IP家具：

FlexNoC Non-coherent NoC IP – 具有物理感知的片上网罗IP

Ncore Cache-coherent NoC IP – 通过提供安全支执处罚多核遐想挑战

CodaCache Last-level Cache IP – 通过无舛讹的系统内存映射加速家具上市时刻

昨年，Arteris推出Arteris FlexNoC 5物理感知NoC互连IP，使SoC架构团队、逻辑遐想东谈主员和集成商或者整合跨功耗、性能和面积（PPA）的物理料理管理，以提供贯穿SoC的物理感知IP。

据先容，关于汽车、通讯、花费电子、企业筹算和工业应用，该时刻使布局团队的迭代次数更少，物理拘谨速率比手工优化快5倍。

此外，FlexNoC 5膨大了对Arm AMBA 5条约和IEEE 1685 IP-XACT的支执，包括与Arteris Magillem的贯穿经过，用于与其他SoC IP 模块的NoC集成。FlexNoC 5还支执经过分娩考据的用于汽车功能安全认证和数据中心可靠性的Arteris弹性选项，用于优化内存流量的高等内存选项，以及用于超大型遐想的Arteris选项。

据2023年底信息袒露，Arteris公司的互连IP和系统IP已被600多家SoC遐想公司所采纳，寰球已有卓著30亿颗应用其IP的SoC 应用在各式电子系统中。

跟着其经过硅考据的IP的声誉不休扩大，Arteris在已往两年中取得了65+新客户，依然有不少AI芯片、劳动器芯片、汽车芯片厂商齐和Arteris达成了勾搭。仅在2023年，就有SiFive、Tenstorrent、Axelera AI和ASICLAND等公司与其达成了授权勾搭。海想、瑞芯微、全志等国内出动芯片厂商，包括博世、NXP、瑞萨、地平线和上头提到的Mobileye等汽车芯片厂商，也齐曾在其SoC遐想中应用了Arteris的FlexNoC IP，执续匡助客户提高性能、训斥功耗和面积、提高遐想复用效果、加速 SoC 开发速率，从而匡助训斥芯片的开发分娩本钱。

现在其IP依然用于70%的汽车ADAS SoC中。关联词，商用NoC不单是应用于汽车商场，包括通讯、花费电子和工业在内的其他鸿沟正在寻找经过硅考据的系统IP处罚有筹备，以裁汰上市时刻、优化工程资源并提高SoC经济性。

跟着第五代FlexNoC时刻FlexNoC 5的推出，Arteris改日几年注定会在更多首先进SoC遐想的开发中发挥重要作用。

同期，Arteris还有用于保证缓存一致性的Ncore、训斥DRAM读写次数的CodaCache等一众SoC遐想。Arteris的IP对处理器架构支执特地平凡，主流的ARM、RISC-V、ARC、MIPS等齐依然达成支执。

传智驿芯：联手Arteris，

以NoC时刻操纵复杂SoC遐想

国内第三方NoC IP供应商比较少，传智驿芯刚巧出现在行业最需要的时候。

传智驿芯确立于2020年，是Arteris在中国的合资公司，中枢业务包括基于NoC时刻开发遐想的处罚有筹备、子系统IP开发、芯片遐想劳动等。在子系统IP绽放方面，传智驿芯，依托Arteris IP打造了TC x NoC、Safety lsland以及Die to Die三人人具矩阵，主要面向汽车芯片、GPU/AI芯片、RISC-V芯片以及FPGA芯片等芯片厂商。

改日，跟着芯片里面晶体管数目会执续飞腾，片上系统SoC的性能需求越来越高，NoC将例必成为多核/众核处理器的重要时刻。同期，国内商场关于NoC IP领有有各样化需求，条目企业不错阐明不同需求进行修改定制。传智驿芯科技将连接与Arteris强强联结，以NoC IP劳动、子系统IP开发、芯片遐想劳动等业务扎根中国商场，从而加速国产SoC处理器芯片遐想。

开芯院：发布寰球首个开源NoC IP

2024 年 5 月 21 日，开芯院发布寰球首个开源大限制片上互联网罗（NoC）IP，代号“温榆河”，这一首要冲突标记着开芯院在推动数据中心劳动器芯移时刻发展方面迈出了坚实的一步。

据先容，开芯院自神色确立以来，经过18个月的垂危开发，到手完成了支执64核互联的NoC IP开发和考据。“温榆河”NoC IP的发布进一步推动了RISC-V生态的发展，并使得开芯院或者提供数据中心劳动器CPU芯片的中枢基础IP，包括“香山”高性能处理器核和“温榆河”大限制片上互联网罗。这是寰球初度基于开源神色完成数据中心劳动器CPU芯片的构建，具有重要的产业价值。

这一冲突翻新，不仅为行业带来了更多选拔和活泼性，还极地面增强了RISC-V产业生态的信心，是寰球开源芯片生态的重要里程碑。这次发布会眩惑了来自宇宙20余家RISC-V芯片企业约100位工程师参加，受到平凡心境。

此外，开芯院正在研发第二代NoC，并与“香山”核细腻适配优化，支执AI加速器的互联与膨大，期待更多企业支执和参与。

开芯院首席科学家包云岗对“温榆河”神色的有关配景也进行了补充先容：

Cadence：新增NoC IP

近日，Cadence布告推行其系统IP家具组合，新增了Cadence Janus Network-on-Chip（NoC），以优化电子系统贯穿性。

据先容，Cadence Janus NoC 或者以极低的延长高效管理这些同步高速通讯，匡助客户以更低的风险更快地竣事其 PPA 指标，简略可贵的工程资源，倾力打造SoC的各异化功能。

Cadence Janus NoC可有用搪塞与面前复杂的SoC互连有关的布线拥塞和时序问题，这些问题在物理竣事之前时常并不领会。Cadence的第一代NoC不仅能知足现时最重要的需求，还提供了一个故意于改日的翻新平台，举例支执行业圭臬存储器和I/O一致性条约。面前该家具提供的功能和上风包括：

易于使用：Cadence领有功能坚忍、遐想先进的图形用户界面（GUI），可松弛支执从微型子系统到完整SoC和改日多芯片系统的NoC确立。

加速家具上市：RTL针对PPA经过优化，使SoC遐想东谈主员或者竣事带宽和延长指标。封包化信息可提高流露的应用率，减少线数目，训斥时序拘谨难度。

训斥风险：NoC的内置功耗管理、时钟域交叉和宽度匹配功能有助于训斥遐想复杂性。

快速遐想盘活：Cadence平凡的软件仿真和硬件仿真才调可竣事早期架构探索，以便于快速考据PPA扫尾，确保确立知足遐想条目。

可膨大架构：客户不错遐想一个子系统，并在NoC的完整SoC环境中重叠使用，以便将来在多芯片系统中重叠使用。

活泼：Cadence NoC兼容任何具有行业圭臬接口的IP，包括AXI4和AHB。

值得综合的是，Cadence Janus NoC依托Cadence值得信托且久经覆按的Tensilica RTL生成器用。客户不错使用Cadence平凡的软硬件家具组合对其 NoC 进行软件仿真和硬件仿真，并使用 Cadence的系统性能分析器用（SPA）深远了解 NoC 的性能。该经过支执架构探索，有助于竣事可知足家具需求的最好NoC遐想。

NoC依托Cadence在IP和遐想质地鸿沟久负知名的招引地位，由客户好意思瞻念度遥遥当先的时刻团队提供时刻支执。

Arm

Arm一向拥护绽放圭臬，因为这有助于无边生态系统中的勾合股伴在使用Arm AE IP遐想时或者繁茂发展，同期还能提高可移植性和软件复用率。

一个典型的例子是在Arm与Arteris的勾搭，在这个勾搭中，Arteris通过使用Arm全新的CPU IP考据了他们的互连家具（NCore和FlexNoc）。两边针对AMBA5 CHI.E圭臬进行Arm CPU和Arteris Ncore的组合考据。这项考据为生态伙伴摄取Arm IP组合来构建其特定专用的SoC处罚有筹备增添信心。

除了第三方NoC IP除外，要是是Armv9架构的话，也有CoreLink NI-700这一NoC互联有筹备，不错与Arm CPU、GPU和NPU IP无缺搭配，比拟传统的Crossbar有筹备可将线束减少30%。不外在汽车SoC的IP集成上，Arm和Arteris亦然勾搭干系。

Arm的CoreLink互连可生成面向Arm Cortex和Mail内审定制的针对缓存一致性CMP和出动SoC的总线和mesh网罗。

赛昉科技

据了解，昉·星链-500是赛昉科技首款自研的支执缓存一致性的Interconnect Fabric IP，复旧构建多核CPU和SoC，提供缓存一致性NoC，通过贯穿多个CPU Cluster、IO开辟和DDR，并在SoC范围内诊治缓存的一致性。

赛昉科技当作寰球当先的RISC-V筹算平台提供商，不仅提供了高性能内核和高能效内核，还提供了高速的一致性NoC、RISC-VTrace/Debug调试接口、RISC-V中断王法器、功耗管理、安全管理、臆造化、IO一致性和内存子系统等全面的处罚有筹备。这些处罚有筹备将匡助客户竣事镶嵌式、客户端、劳动器和高性能筹算等多个场景的芯片落地。

从行业近况来看，领有NoC IP的玩家并未几，大多齐是领有处理器IP核的配合使用，比如Arm、Intel、Meta、高通、英伟达、Achronix等。

改日，多核处理器的限制会更大，尤其是在摩尔定律放缓的基础上，提高算力很猛进度上要靠在芯片里面堆积更多的核，这些中枢可能使用不同的架构，这种异构多核的数目和复杂度齐会加多。

跟着芯片遐想日趋复杂，NoC已成为竣事异构筹算组件之间高效数据通讯的重要构成部分。在AI、角落筹算、汽车芯片、数据中心和云表等不同鸿沟中，NoC时刻正在起到重要作用。

关联词，在现时火热的3D IC和小芯片（Chiplet）集成方面，NoC时刻还需要不休演进以稳健新的挑战和需求。

3D芯片遐想是多个芯片垂直堆叠在通盘的遐想，为 NoC 架构带来了新的挑战和机遇。在3D遐想中，芯片的垂直集成可显耀裁汰通讯距离和延长，但同期也需要重新谈判 NoC拓扑和条约，以充分应用三维结构的上风。

大型、复杂的多核Chiplet相通需要新主见来竣事内核、内存和外设之间的高等通讯。这么的通讯结构必须是分层的，为芯片内和芯片间通讯永别遐想不同的NoC，这么不错更好地管理复杂性和安全性。

举座来看，不管是ChatGPT的爆红、汽车芯片的后劲，照旧3D IC与小芯片的兴起，齐在催生更高性能SoC芯片、更多核异构处理器的发展和演进，跟着半导体工艺时刻的越过和芯片集成度的提高，NoC的遐想已成为现实，并展现出特地广袤的远景。

这个出身于20多年前的时刻，时于当天才渐渐爆发出生命力。

著述参考

Achronix资深现场应用工程师黄仑：片上网罗 (NoC) 时刻的发展给高端FPGA带来的上风；

Cadence：Cadence推行系统IP家具组合，推出NoC以优化电子系统贯穿性；

放浪遐想自动化：操纵三维芯片遐想中不休演变的片上网罗（NoC）体捆绑构；

北京开源芯片征询院：开芯院发布寰球首个开源大限制片上互联网罗IP“温榆河”；

IP与SoC遐想：片上网罗初学；

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